續摩爾定律看先進製程與封裝

 自 1965 年提出摩爾定律, 概念為晶片上的電晶體數量在 18-24個月會增加 1倍.  在物理極限之下, 為讓摩爾定律延續, 遂出現 FinFET, EUV 微影等技術演進. 而下一新突破點預計為 GAAFET, 最早將由三星於 2022 年運用在其 3nm節點.

在晶圓制造過程中, 微影制程為一關鍵環節: 光穿過印有電路圖的光罩, 在晶圓上的感光材料上曝光及顯影, 再透過蝕刻將光罩上的圖案轉至矽晶圓. 達成此步驟的關鍵機台為光刻機, 而影響光刻機分辨率的因素主要是光源波長及物鏡的數值孔徑.

EUV 光刻機成為先進制程節點的主流, 但還有許多問題需要克服, 像是 throughput 及機台運作時間有待提升. 為避免圖像錯位及不必要的焦點, 鏡頭放大倍率被改變, 晶粒大小將變成原本的一半. 因此, 往越先進的制程節點邁進, 小晶片 (Chiplet) 將成為大勢所趨.

然在閘極越變越小的情況下, 對電子通道的控制力亦隨之變小, 故有漏電及電壓不穩定的可能; FinFET 結構將電子通道變成立體板狀結構. 當閘極又進一步微縮, 遂有 GAAFET 的出現, 從 FinFET 的平板狀變成一條條的環狀, 再次提高了接觸面積.

三星稱採用 GAAFET 的 3nm 比起 7nm, 改善至少 30% 的效能, 降低 50% 的功耗及進一步縮小晶片面積達 45%. 但 GAA 的制程難度提高很多, 原子排列較為混亂的多晶金屬及非晶氧化矽上生成單晶矽通道並不容易, 估計良率考量為台積電的 3nm 制程仍採用 FinFET 的主因.

小晶片的概念為將原來集成於同一系統單晶片中的各個元件分拆, 獨立為多個具特定功能的 Chiplet, 分開制造後再透過先進封裝技術將彼此互聯. 目前手機在輕薄化需求及成本考量上, 尚未採用 Chiplet 設計, 這樣的架構目前多由追求高性能表現的 HPC, Server 及網通等晶片所採用.

總結來說透過 Chiplet 架構可以提高制造良率, 降低設計的成本與 降低制造的成本.  Chiplet 設計漸成主流, 包括 Hisilicon, Marvell, Xilinx, AMD 到 Intel 在內的 Fabless 與 IDM大廠皆積極推動 Chiplet 生態的發展.

Chiplet 的封裝解決方案大致可歸納為三種技術平台, 分別為 2.5D封裝, 3D IC 以及HD-FO (High density Fan-out) . 2.5D 封裝技術發展最為成熟, 其最大特色是採用 Interposer (中介層) 做為整合媒介, 主要用來做為放置於其上的小晶片們間的通訊互聯, 以及晶片們與載板間的聯結. 

Intel 與台積電同時具備最先進的制程開發技術與先進封裝 know-how, 為相關技術累積最雄厚之兩大業者. 兩者過去數年持續投入多晶片高密度互聯技術的開發, 在 2.5D 及 3D IC封裝領域, 皆有最完善的產品組合及最多的應用實例, 引領整體 Chiplet 封裝的生態發展.

三星及一線 OSAT 業者亦積極投入相關研發. 三星過往主要以制程微縮為主, 但近年來持續布局先進封裝. 然而這些廠商的解決方案及相關產品實例目前多仍停留在記憶體與單一邏輯 IC 的整合, 對於滿足多晶片間高速互連需求仍差最後一哩路, 仍待技術層面有更多的突破.