新世代製程降耗提效看背面供電 (晶背供電)

三大代工廠計劃盡快在 2nm 節點實施背面供電, 為更快, 更有效率的晶片切換, 減少佈線擁塞以及降低多個金屬層的噪音奠定基礎. 使用這種方法的好處是顯著的, 透過在背面使用稍粗, 電阻較小的線路 (而不是低效的前端方法) 來提供電力, 由於電壓降較小, 功率損耗可以減少 30%. Intel 可能會成為第一個採用背面供電的公司.

FinFET 無法進一步擴展, 且 SRAM 縮小對於某些節點來說已經停止, 該行業正處於一個關鍵的轉折點. 未來 2-3 年內, 前緣邏輯必須採用兩種新範例: GAA (環繞閘極) 和 BPD (背面供電). 在所有目前的數位邏輯製程技術中, 首先在晶圓上製造晶體管, 然後製造數十個金屬層, 這些金屬層為晶體管供電並在晶體管與外界之間路由訊號.

BPD 的核心思想是將電源佈線移至晶圓背面. 它為留在正面的信號路由和移至背面的電源開闢了喘息空間, 從架構上來說, 這意味著短於 6T (軌道) 的標準單元更加可行, 單元的高度通常以 T 的倍數來測量單元格跨度; 越短越好: 更小的單元可以增加密度, 而無需縮小鰭片, 閘極和金屬互連等底層特徵.

BPD 在兩個方面改善電力傳輸. 首先為電晶體供電的互連線的長度顯著縮短; 3nm 節點的僅正面供電必須穿過 15 個以上的金屬層, 而背面供電可能包括少於 5 層且具有更粗(電阻更低) 的電線, 線路電阻造成的功率損耗可以減少約一個數量級. 其次 BPD 減少了對互連擴展的需求. 三種不同的背面供電方法: 埋入式電源軌, 電源通孔和背面接觸.

第一種方法, 邏輯單元保留電源軌, 背面配電網路透過奈米 TSV 連接到電源軌. 第二種方法, 邏輯單元中沒有電源軌, 電源通孔直接將電源從背面網路傳輸到單元或電晶體接點, 這種方法更複雜, 但它提高了功率效率並增加了單元面積縮放. 第三種方法, 來自背面網路的電源直接連接到每個電晶體的源極和汲極.

背面接觸是風險最高, 回報最高的 BPD 選項, 要製造它們並不容易. 主要驅動因素是間距, 或觸點之間的距離, 觸點必須與其他特徵對齊; 對於 BPR 和 PowerVia, 連接到背面的特徵的間距與單元的高度大致相同. 對於直接背面接觸, 要求要困難得多, 用於電源佈線的接觸件形成在源極和汲極下方, 這遠遠超出了單次 ArF 浸沒式曝光的分辨率, 需要更昂貴的多重圖案化方案或 EUV.

另一個挑戰是 FEOL 中的金屬使用，但現代背面接觸方案在這裡有一個巧妙的解決方法. 與 BPR 一樣, 它們需要在晶體管之前製造的附加功能. 但觸點最初填充的是非導電佔位材料, 而不是金屬. 儘管難以生產, 但背面接觸的好處是巨大的: 理論上, 僅正面的 6T cell 可以縮小約 25%, 達到 4.5T 甚至 4T.

N2  將於明年大批量生產, 採用 TSMC 的第一個 GAA 架構, 但不含 BPD. 變體 N2P 和 N2X 將在 2026 年提供輕微改進, 同時第一個 GAA + 背面電源節點 A16 將在其下半年推出. 與三星一樣, 他們選擇一頭扎進帶有背面接觸方案的 BPD, 而不是更簡單, 更保守的 BPR 或 PowerVia 選項.

自 5nm 節點以來, SRAM 位元單元縮放一直停滯不前, 台積電的 N3 和 N2 節點幾乎不提供位元單元縮放. 台積電聲稱 SRAM 密度從 N3E 到 N2 提高了 22%, 主要來自外圍擴展. 週邊設備僅佔 SRAM 總面積的一小部分, 因此這裡的優勢不會那麼明顯. 整體性能改進將主要來自邏輯單元, 而不是 SRAM.

A16 (Super Rail) 佈線不易出現壓降, 簡化了配電並允許更緊密的晶片封裝, 容納更多晶體管以增強運算能力. PowerVia 將於 2024 年在 Intel 20A 量產, 電源線通常佔據晶片表面約 20% 的空間, PowerVia 的背面供電技術節省了這一空間, 從而使互連層具有更大的靈活性. 三星計劃在 2027 年實施 SF1.4 工藝, 三星的背面供電網路成功地將晶圓面積消耗減少了14.8%, 佈線長度縮短了 9.2%.

參考 imec 的埋入式電源軌 (BPR) 製程, 步驟1: 埋軌正面處理: 在 300mm 矽晶圓頂部生長 SiGe 層,  SiGe 層隨後用作蝕刻停止層以結束晶圓減薄 (步驟 2). 接下來, 在 SiGe 層頂部生長薄矽覆蓋層: 這是製造裝置和埋入式電源軌的起點. 埋入式電源軌是在淺溝槽隔離後定義的, 在 Si 覆蓋層中蝕刻的溝槽被氧化物襯墊和金屬 (例如鎢或釕) 填充.

步驟 2: 晶圓間鍵結和晶圓減薄.包含元件和 BPR 的晶圓被翻轉,「主動」正面被黏合到覆蓋載體晶圓上. 這是透過在室溫下使用 SiCN 到 SiCN 電介質熔融鍵合, 然後在 250°C 下進行鍵合後退火來實現的. 然後, 可以將第一晶片的背面減薄至 SiGe 蝕刻停止所在的位置, 透過連續背面研磨, 化學機械拋光 (CMP)  以及乾法和濕蝕刻步驟的組合來實現減薄.

步驟 3: nTSV 處理並連接到 BPR. 沉積背面鈍化層後, 透過穿矽對準光刻製程從晶圓背面對 nTSV 進行圖案化. nTSV 穿過 Si (深度達 100nm) 進行蝕刻, 並落在 BPR 的尖端上. 接下來, 用氧化物襯墊和金屬 (鎢) 填充 nTSV. 在此特定實施中, 它們以 200nm 節距集成, 而不佔用標準單元的任何面積.