矽光測試: AI 產能的最終瓶頸

測試技術演進. 1) 自動測試設備 (ATE): 為晶圓封裝測試的主要解決方案, 由日本的 Advantest 與美國的 Teradyne 主導. 2) 老化測試 (Burn-in): 原本用來加速早期故障的篩檢, 在先進封裝時代仍不可或缺, 但僅靠燒機已無法涵蓋所有故障模式, 有整合進 SLT 的趨勢. 3) 系統級測試 (SLT): 模擬真實晶片運作, 涵蓋韌體, 記憶體與高速輸入輸出間的互動, SLT 能識別 ATE 無法捕捉的潛在問題.

日本的 Advantest 幾乎壟斷了 AI 及先進節點晶片的 ATE 供應, 而 Teradyne 則在 SLT 與平行測試領域迅速擴張, Advantest 與 Teradyne 兩家公司佔據全球 ATE 市場 70% 以上的份額. 分選機 (Handler) 與探針台 (Prober) 等周邊設備, 主要由 TEL 與 Tokyo Seimitsu 等日系大廠主導. 台灣致茂從光學量測到電力電子測試皆有布局, 在亞洲市場取得不錯的成績.

在導入先進封裝技術之前, 必須強制進行已知良好晶粒 (Known-Good-Die, KGD) 篩選, 以防止不良晶粒進入堆疊程序, 避免造成後續高昂的重工 (Rework) 成本. 業界也更加重視 Interposer 與基板的測試, 內容涵蓋 RDL 的成形品質, Micro-bump 的 Coplanarity 以及缺陷檢測 . 上述檢查必須在製程中段透過自動光學檢測 (AOI) 與電性測試來執行, 以防止缺陷擴散至最終組件中.

測試的角色已從 "晶圓層檢驗的終點" 演變為 "先進封裝的起點", 並正逐步邁向 "系統設計與封裝整合的核心". 測試半導體 1) 晶圓分選, 在晶圓狀態下, 探針卡針會接觸每個晶片的焊盤. 從開路/短路測試到功能測試, ATE 都能處理所有工作. 2) 封裝測試, 切片封裝後, 晶片會重新裝回 ATE. 3) 系統級測試(SLT), 晶片運行於接近真實系統環境的條件下. 這三個階段都是由電力驅動.

隨著 AI 資料中心銅線互連達到極限, 利用光傳輸資料的光學互連技術開始出現, 光訊號現在正侵入原本只設計用於電氣訊號的測試基礎設施. 在 CPO 中, 確保 PIC 在共封前為良好晶片, 是量產成敗的關鍵. 重點在於: 在晶圓層級完全驗證 PIC 的光學特性非常困難, 有些缺陷只有在封裝後才會顯現, 而且驗證過程本身與傳統半導體測試有根本不同.

光纖對齊: 要測試 PIC, 需要精確地將光纖連接到晶片上的耦合器, 也就是將光線導向晶片的埠口. 熱效應: 雷射源波長對溫度敏感, PIC 內部的環形調變器會隨著溫度變化改變其共振波長. 測試成本爆增: 將光纖對準到耦合器需要時間, 即使是自動化設備, 速度也遠不及電探, 再加上同時進行電氣測試, 每晶片的測試成本, 包括設備折舊, 測試時間和耗材, 會成倍增加.

這些晶圓進入 CPO  封裝程序之前, 必須先通過嚴苛的晶圓級測試 (Wafer-Level Test, WLT). 目前的矽光子 WLT 生態系由三個互不重疊的核心角色組成: 1, Aehr Test Systems (AEHR): 負責老化篩選 (Burn-in Screening). 2, FormFactor (FORM): 負責晶圓級光學探測 (Wafer Optical Probing). 3, Keysight (KEYS): 負責精密光學量測 (Optical Measurement). 以上為矽光晶圓測試的三本柱.

CPO 架構下, EIC 與 PIC 被整合至單一封裝中. 如封裝後才發現缺陷, 則須報廢整個模組, 這將導致數千美元的損失. 因此在封裝前確保 KGD 是 WLT 最重要挑戰. 技術瓶頸: 1)  熱降解與可靠性篩選: InP 的雷射二極體, 對熱降解極為敏感, 必須執行 Burn-in Test. 2) 奈米級耦合對準: FAU 對準晶圓表面的 Grating Coupler 需要達到奈米級的精度, 是目前矽光子大規模製造中最大的產能瓶頸.

致茂提供的測試解決方案橫跨多個領域, 包括: 半導體測試, AOI, 矽光子 (含可調式雷射源, 光功率計, 光收發器測試系統), LED, 電力電子, 電動車 (EV) 電池測試, 以及被動元件測試. 三大動能: 1) 半導體測試: 特別是在 HBM 與先進封裝檢測領域的滲透. 2) 電動車產業. 3) 矽光子與光通訊: 隨著台灣模組廠加速 800G 與 1.6T 的量產規模, 光學測試內容 (Test Content) 顯著增加.