AI 光通訊關鍵轉折進行式 : 光模組 -> NPO -> CPO -> OIO

AI 數據中心光通信技術在 2026 年迎來的關鍵轉折點, Nvidia 看似矛盾的 "大舉採購" 與 "親手拆解" 光模組舉動, 背後其實是一場為了克服物理極限而展開的晶片封裝革命. 1) 可插拔光模組: 當下的絕對主力, 插在交換器或伺服器的外部面板上, Nvidia 1.6T 高速光模組的需求爆發, 獨佔全球八成以上 (超過 500 萬只). 2) CPO: 正在發生的交換器革命, 拆掉傳統光模組的外殼與 DSP, Nvidia 新一代交換機 (如 Quantum-X800 系列) 正式導入此技術. 3) GPU 封裝內光學 I/O: 面向未來的終極路線, 未來不僅僅是交換器需要光, GPU - GPU, GPU - HBM 間的數據交換也將全面光子化.

2026 年全球光模組市場預計再增 60-65% (LightCounting), 旭創和新易盛合計拿走 Nvidia 可插拔訂單約六成; 其餘由 Coherent, Lumentum, 博通等美系分食. Nvidia 自產通道值得特別關注: 它自研 DSP, 委托 Fabrinet 組裝, 如果 1.6T 時代自產真的過半, 對第三方模組廠的擠壓將比 CPO 來得更早. 光模組廠的三條活路: 1) 向上做矽光晶片設計: 模組廠不再僅扮演後段的代工組裝角色, 而是向技術上游延伸, 自主設計 CPO 核心的 PIC. 2) 橫向做引擎級交付: 轉向研發與交付對模組廠較友好的 NPO, 或可拆卸式 CPO 光學引擎. 3) 卡位新 BOM 中的關鍵器件: 包括 ELS 外置光源, FAU 光纖陣列/耦合器件.

數據中心傳輸速率飙升, 電信號在銅線傳輸的損耗與發熱量極大, 迫使光信號必須離晶片越來越近. 端口功耗: 800G 端口在傳統可插拔架構下功耗約為 30W, 而演進至 CPO 架構後, 功耗可驟降至約 9W. 傳輸能效: 每比特數據的傳輸能耗, 從原本可插拔架構的 30pJ 以上, 跨越式地走向 2pJ 以下. TrendForce預期到 2030 年, CPO 在 AI 數據中心光通信的滲透率大約僅為 35%, 2025~ 2030 年間, 傳統可插拔光模組的出貨量預估還將翻三倍, GPU 互聯轉光時程: GPU 晶片之間真正實現封裝內光學互聯, 需要等到 2028 年之後.在當前的過渡階段, 對模組廠更友善的 NPO/XPO 路線正填補這段時間窗口, 成為當前實用的過渡方案.

Nvidia 推動將光引擎從傳統的面板移到晶片旁邊的核心動因, 主要可以歸納為以下兩大關鍵因素: 1) 消除 "電通道" 的功耗與損耗: 傳統的可插拔光模組問題出在訊號到達面板光模組前, 必須走過 2xcm 的 PCB 走線與連接器, 這段電通道在 200G/lane 時代的插損高達 22dB, 如果將光引擎移到晶片旁邊, 這段電通道就能縮短至 mm 級, 插損大幅降低至 4dB, 並可直接取消 DSP. 2) 滿足機櫃內部 (Scale-up) 的龐大頻寬需求: 目前機櫃內 GPU 之間 (Scale-up) 的頻寬需求是對外網路 (Scale-out) 的 9-10倍, 目前這部分完全依賴銅纜背板來傳輸. 然而銅的傳輸已達極限, 當機櫃功率與規模持續擴大, 跨櫃互聯成為剛需時, 這塊高達 9倍的頻寬需求遲早必須交給光學傳輸.

一個完整的 CPO 封裝包含了主晶片 (ASIC/XPU), HBM 記憶體以及環繞在側的光引擎. 每個光引擎是由兩顆晶片垂直堆疊而成: 底層是負責光學元件 (調變器, 波導, 探測器) 的 PIC (矽光晶片), 頂層則是負責電路驅動與 TIA (轉阻放大器) 的 EIC (電晶片). 因為 Laser 極度怕熱且容易損壞, 將其設計為機箱前面板的可插拔模組 (ELS), 一旦損壞便可透過熱插拔直接更換, 避免危及高價的 ASIC 或 GPU 封裝. 輝達與博通新一代 CPO 的光引擎均採用台積電的 COUPE 平台, 這項技術的核心在於製程上的 "疊法" 突破, 採用 N7/N6 工藝的 EIC, 透過 SoIC-X 無凸點銅-銅混合鍵合技術, 直接堆疊在採用 65nm SOI 工藝的 PIC 正上方.

CPO 在封裝上面臨的極致良率挑戰, 良率掉落的三大原因: 1) 測試問題: 速度落差, 晶圓測試的探針卡速度 (約 3Gb/s) 遠落後於 HBM 等高速接口的實際運行速度 (10Gb/s 以上), 導致高速接口在晶圓階段無法完整測試. 隱形缺陷: 部分潛在缺陷需要通電老化後才會顯現. 2) 封裝過程本身造成的損傷: 微塵破壞, Hybrid Bonding 對晶圓潔淨度要求極高, 即便只有 1 微米的塵埃, 也會造成毫米級的鍵合空洞. 熱膨脹失配, 多次經歷 250°C 回流焊的熱循環, 因不同材料的熱膨脹係數不同而導致翹曲. 3) 乘法效應與無法重工: 封裝後的總良率是各晶片良率相乘的結果, 封裝完成後無法重工, 只要其中一顆 HBM 壞掉, 整包完好的 GPU 就得一同報廢.

NPO 與 CPO 在概念上非常相似, 但 NPO 的電路通道較長, 反射較多 (凸塊電容是關鍵瓶頸), 因此需要更強的電性 SerDes, 更多的 EQ 和更複雜的驅動晶片, 導致其功耗效率較差, 通道密度也較低. Irrational Analysis 指出, 台積電因為了高密度 2D 光柵耦合器, 氮化矽 (SiN) PDK 的開發進度拖延, 導致輝達的 CPO 計畫暫時受挫 (Nvidia 則強調照著原本的 roadmap 走). 在台積電 COUPE 技術完全熟成之前, Tower 憑藉成熟的 3D 鍵合技術, 成為了這波輝達從 CPO 轉向 NPO 渡期的最大受益者.但 COUPE 平台在超高密度混合鍵合上的技術高度 (尤其在邁向單通道 200G 以上時) 依然沒有敵手.

為什麼銅互連必須被取代? 距離與衰減極限: 當單通道 SerDes 速率達到 200G 甚至下一代 400G 時, 電訊號在銅線中的衰減極其劇烈. AI 模型參數規模逼迫 NVLink 必須走向跨機櫃的超大集群 Scale-up 時, 銅互連將徹底觸碰物理天花板. 市場都預期光互連的終點是 CPO, 將光引擎與 GPU/交換晶片直接用先進封裝拉到同一個基板上. 但正如 SemiAnalysis 指出的, CPO 良率極低, 熱管理難度極大, 2027 年前大規模量產難度極高. NPO 將光引擎放置在 ASIC 的外圍, 光與電晶片解耦設計與封裝, 光引擎壞了可以單獨更換, 技術也相對成熟, 提升了 NVLink 高頻寬集群的可維護性與部署良率.